EDA基础总结

发布时间：2020-03-02 02:18:41 来源：范文大全收藏本文下载本文手机版

EDA基础总结

综述部分

1.EDA的中文全称为电子设计自动化，英文全名为Electronic Design Automation。 2.EDA平台常用的两种输入电路的方法是：电路原理图输入法、HDL输入法。 3.EDA平台工作流程：电路输入、综合优化、功能仿真、布局布线、门级仿真。

数字电路部分

1.EDA中常用的仿真语言为Verilog和VHDL。

2.VHDL其英文全名为VHSIC Hardware Description Language，而VHSIC则是Very High Speed Intergeraterd Circuit的缩写词，意为甚高速集成电路，故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。

3.Verilog HDL其英文全名为Verilog Hardware Decription Language，HDL中文译名为硬件描述语言。

4.Verilog和VHDL的比较

共同点：能形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证设计的正确性；支持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用。

不同点：Verilog在系统级抽象方面略差，VHDL在门级开关电路方面略差。

5.软核、固核和硬核

软核：功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog模型。

固核：在某一种现场可编程门列器件上实现的经验证是正确的，且总门数在5000门以上的电路结构编码文件。

在某一种专用集成电路工艺的器件上实现的，经验证是正确的，且总门数在5000门以上的电路结构版图掩膜。 6.自顶向下（Top Down）设计

7.自底向上（Down Top）设计

8.名词解释：

ASIC：Application Specific Integrated Circuit，专用集成电路。

FPGA：Field Programmable Gate Array，现场可编程门阵列。 PLD：Programmable Logic Device，可编程逻辑器件。

Verilog编程题：数据比较器（2位） //数据比较器

module compare (equal, a, b); input a,b; output equal; reg equal; always @(a or b) if (a == b) equal = 1; else equal = 0; endmodule

//数据比较器测试代码 `timescale 1ns/1ns `include \"./1-1.v\" module t; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 a=0; b=0; #100 $stop; end

compare m(.equal(equal), .a(a), .b(b)); endmodule

数据比较器（8位）

module compare8(equal, a, b); input [7:0]a, b; output equal; reg equal; always @(a or b) if (a > b) begin equal = 1; end else begin equal = 0; end endmodule 分频器

module half_clk(reset, clk_in, clk_out); input clk_in, reset; output clk_out; reg clk_out;

always @(posedge clk_in) begin if(!reset) clk_out = 0; else clk_out = ~clk_out; end endmodule

10M时钟分频为500K module fdivision (RESET, MB, KB); input MB, RESET; output KB; reg KB; reg [7:0] j;

always @(posedge MB) if (!RESET) begin KB

译码电路

`define plus 3\'d0 `define minus 3\'d1 `define band 3\'d2 `define bor 3\'d3 `define unegate 3\'d4

module alu(out, opcode, a, b); output[7:0] out; reg[7:0] out; input[2:0] opcode; input[7:0] a,b;

always @(opcode or a or b) begin case(opcode) `plus: out = a + b; `minus: out = a - b; `band: out = a & b; `bor: out = a | b; `unegate: out = ~a; default: out = 8\'hx; endcase end endmodule

八路数据选择器

module selecting8(addr, in1, in2, in3, in4, in5, in6, in7, in8, dataout, reset); input [2:0] addr; input [3:0] in1,in2,in3,in4,in5,in6,in7,in8; input reset; output [3:0] dataout; reg [3:0] dataout;

always @(addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8 or reset) begin if(!reset) case(addr) 3\'b000: dataout = in1; 3\'b001: dataout = in2; 3\'b010: dataout = in3; 3\'b011: dataout = in4; 3\'b100: dataout = in5; 3\'b101: dataout = in6; 3\'b110: dataout = in7; 3\'b111: dataout = in8; endcase else dataout = 0; end endmodule

逻辑运算电路

module tryfunct(clk, n, result, reset); output[31:0] result; input[3:0] n; input reset, clk; reg[31:0] result;

always @(posedge clk) begin if (!reset) result

function [31:0] factorial; input [3:0] operand; reg [3:0] index; begin factorial = operand ? 1:0; for (index = 2; index

module tryfunct(clk, n, result, reset); output[31:0] result; input[3:0] n; input reset, clk; reg[31:0] result;

always @(posedge clk) begin if (!reset) result

function [31:0] factorial; input [3:0] operand; reg [3:0] index; begin factorial = operand ? 1:0; for (index = 2; index

高速排序组合逻辑

module sort4(ra, rb, rc, rd, a, b, c, d); output[3:0] ra, rb, rc, rd; input[3:0] a, b, c, d; reg[3:0] ra, rb, rc, rd; reg[3:0] va, vb, vc, vd;

always @(a or b or c or d) begin {va, vb, vc, vd} = {a, b, c, d}; sort2(va, vc); sort2(vb, vd); sort2(va, vb); sort2(vc, vd); sort2(vb, vc); {ra, rb, rc, rd} = {va, vb, vc, vd}; end

task sort2; input[3:0]x, y; reg[3:0] tmp; if (x > y) begin tmp = x; x = y; y = tmp; end endtask endmodule

检测5位二进制序列10010 module seqdet(x, z, clk, rst, state); input x, clk, rst; output z; output[2:0] state; reg[2:0] state; wire z;

parameter IDLE = \'d0, A = \'d1, B = \'d2, C = \'d3, D = \'d4, E = \'d5, F = \'d6, G = \'d7;

aign z = (state == E && x == 0 )? 1:0;

always @(posedge clk) if (!rst) begin state

模拟电路部分

1.目前，集成电路最常用的材料是单晶硅。

2.集成电路的生产由设计、制造、封装三部分组成。

3.集成电路中基片主要制作工艺为：光刻、扩散、注入、刻蚀、键合。

4.集成电路中基片的制造步骤为：光刻、扩散、注入、刻蚀。

5.衡量集成电路产业水平的两个主要参数为：硅晶圆片直径和光刻精度（特征尺寸）。这两个参数在业界达到的水平为：硅晶圆片直径12英寸（300mm），光刻精度0.13um。主流水平为：硅晶圆片直径200mm，光刻精度0.18um。

6.模拟电路中常用的仿真算法是SPICE，英文全名为Simulation Program with Integrated Circuit Emphasis。

7.世界上设计EDA软件实力最强的两个公司为Cadence和Synopsys。其中，Cadence的优势为电路布局布线，Synopsys的优势为逻辑综合仿真。

8.WorkBench是加拿大IIT公司退出的电子线路仿真软件。它可以对模拟、数字和模拟/数字混合电路进行仿真，克服了传统电子产品的设计受实验室客观条件限制的局限性，用虚拟的元件搭接各种电路，用虚拟的仪表进行各种参数和性能指标的测试。特点如下：（1）系统集成度高，界面直观，操作方便。（2）具备模拟、数字及模拟/数字混合电路仿真。（3）提供较为丰富的元器件库。（4）电路分析手段完备。（5）输出方式灵活。（6）兼容性好。 9.SPICE语言举例： EXAMPLE

VCC 8 0 12

**** 文件名任意名都可以但必须要有****

**** 电源正极接于节点8 负极接于0 电压为12V **** VEE 0 9 12

**** 电源正极接于节点0,负接接于节点9,电压为12V;**** VIN 1 0 AC 1 SIN(0 0.1 5MEG)

**** 信号源VIN 接于1 和接点0;交流1V 进行交流分析同时加一个正弦信号直流偏置为0,振幅为0.1V频率为5M的交流信号源,进行瞬态分析;**** RC1 8 4 10K

RC2 8 5 10K

RS 2 1 1K

RS1 8 7 20K

RS2 3 0 1K

**** 电阻RC1 分别接于节点8 节点4;阻值为10K;**** **** 电阻RC2 分别接于节点8 节点5;阻值为10K;**** **** 电阻RS 分别接于节点1 节点0;阻值为1K;**** **** 电阻RS1 分别接于节点8 节点7 阻值为20K;**** **** 电阻RS2 分别接于节点3 节点0 阻值为1K;**** Q1 4 2 6 MOD1

**** 三极管Q1 CBE 分别接于节点 4 2 6 模型为MOD1**** Q2 5 3 6 MOD1

**** 三极管Q2 CBE 分别接于节点 5 3 6 模型为MOD1**** Q3 6 7 9 MOD1

**** 三极管Q3 CBE 分别接于节点 6 7 9 模型为MOD1**** Q4 7 7 9 MOD1

**** 三极管Q4 CBE 分别接于节点 7 7 9 模型为MOD1**** .OP

**** 求出直流工作点.本电路共有9个节点;温度值为27度;**** .DC VIN -.15 .15 .01

**** DC为直流分析语句,分析输入电压从-0.15V到0.15V扫描特性,每0.1V作一次分析;**** .PRINT DC V(4) V(5)

**** .PRINT 为打印语句,其中DC是打印直流内容,这里规定打印节点4和5上的电位,既相对地参考点的电压随输入的变化关系;**** .PLOT DC V(4) V(5)

**** .PLOT为绘图语句,其中DC表示绘制直流分析的传输特性,说明是绘制V(4) V(5)的输出电压和VIN关系曲线;**** .TF V(5) VIN

**** .TF是转移函数分析语句,该句表示计算直流分析时,小信号输出电压V(5)和输入电压VIN的转移函数值,输入电阻和输出电阻;**** .AC DEC 10 25K 250MEG

**** .AC是交流分析语句,是在规定的频率范围内从25K到250M进行频域分析DEC表示按数量级变化,10表示每一数量级中取的分析点数目;**** .PRINT AC VM(5) VP(5)

**** 打印AC分析VM(5)VP(5)的取点数;**** .PLOT AC VM(5) VP(5)

**** 绘制AC分析VM(5)VP(5)的取点数;**** .TRAN 4N 100N 1N