最新电子工程师面试题（收集了各大公司常见面试试题）
仕兰微面试题目 电子类 说明：
1、笔试共分两部分：第一部分为基础篇（必答题）；第二部分为专业篇（选答题）。
2、应聘芯片设计岗位的同学请以书面形式回答问题并附简历参加应聘面试。
3、如不能参加现场招聘的同学，请将简历和答卷邮寄或发e-mail的形式（请注明应聘标 题）给我们，以便我们对您作出客观、全面的评价。
第一部分:基础篇（该部分共有试题8题,为必答题，每位应聘者按自己对问题的理解去回 答，尽可能多回答你所知道的内容。若不清楚就写不清楚）。
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
2、你认为你从事研发工作有哪些特点？
3、基尔霍夫定理的内容是什么？
4、描述你对集成电路设计流程的认识
5、描述你对集成电路工艺的认识。
6、你知道的集成电路设计的表达方式有哪几种？
7、描述一个交通信号灯的设计。
8、我们将研发人员分为若干研究方向，对协议和算法理解（主要应用在网络通信、图象 语音压缩方面）、电子系统方案的研究、用MCU、DSP编程实现电路功能、用ASIC设计技 术设计电路（包括MCU、DSP本身）、电路功能模块设计（包括模拟电路和数字电路）、集成电路后端设计（主要是指综合及自动布局布线技术）、集成电路设计与工艺接口的 研究。你希望从事哪方面的研究？（可以选择多个方向。另外，已经从事过相关研发的 人员可以详细描述你的研发经历）。
第二部分：专业篇（根据你选择的方向回答以下你认为相关的专业篇的问题。一般情况 下你只需要回答五道题以上，但请尽可能多回答你所知道的，以便我们了解你的知识结 构及技术特点。）
1、请谈谈对一个系统设计的总体思路。针对这个思路，你觉得应该具备哪些方面的知识？
2、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中， x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5 v假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。
3、简单描述一个单片机系统的主要组成模块，并说明各模块之间的数据流流向和控制流 流向。简述单片机应用系统的设计原则。
4、请用方框图描述一个你熟悉的实用数字信号处理系统，并做简要的分析；如果没有， 也可以自己设计一个简单的数字信号处理系统，并描述其功能及用途。
5、画出8031与2716（2K*8ROM）的连线图，要求采用三-八译码器，8031的P2.5,P2.4和 P2.3参加译码，基本地址范围为3000H-3FFFH。该2716有没有重叠地址？根据是什么？若 有，则写出每片2716的重叠地址范围。
6、用8051设计一个带一个8*16键盘加驱动八个数码管（共阳）的原理图。
7、PCI总线的含义是什么？PCI总线的主要特点是什么？
8、请简要描述HUFFMAN编码的基本原理及其基本的实现方法。
9、说出OSI七层网络协议中的四层（任意四层）。
10、中断的概念？简述中断的过程。
11、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。
12、要用一个开环脉冲调速系统来控制直流电动机的转速，程序由8051完成。简单原理 如下：由P3.4输出脉冲的占空比来控制转速，占空比越大，转速越快；而占空比由
K7-K0八个开关来设置，直接与P1口相连（开关拨到下方时为\"0\"，拨到上方时为\"1\"，组成一
个八位二进制数N），要求占空比为N/256。
下面程序用计数法来实现这一功能，请将空余部分添完整。
MOV P1，#0FFH
LOOP1 ：MOV R4，#0FFH
--------
MOV R3，#00H
LOOP2 ：MOV A，P1
--------
SUBB A，R3
JNZ SKP1 -------- SKP1：MOV C，70H MOV P3.4，C ACALL DELAY ：此延时子程序略
--------
--------
AJMP LOOP1
13、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？
14、请用HDL描述四位的全加法器、5分频电路。
15、简述FPGA等可编程逻辑器件设计流程。
16、同步电路和异步电路的区别是什么？
17、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。
18、描述反馈电路的概念，列举他们的应用。
19、放大电路的频率补偿的目的是什么，有哪些方法？
20、画出CMOS电路的晶体管级电路图，实现Y=A.B+C(D+E)
21、请分析如下电路所实现的功能。
22、A）
#include
void testf(int*p)
{
*p+=1;
}
main()
{
int *n,m[2];
n=m;
m[0]=1;
m[1]=8;
testf(n);
printf(\"Data value is %d \",*n); } ------------------------------ B)
#include
void testf(int**p)
{
*p+=1;
}
main()
{int *n,m[2];
n=m;
m[0]=1;
m[1]=8;
testf(&n);
printf(Data value is %d\",*n);
}
下面的结果是程序A还是程序B的？
Data value is 8
那么另一段程序的结果是什么？
23、用简单电路实现，当A为输入时，输出B波形为：A: B:
24、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。
25、锁相环有哪几部分组成？
26、人的话音频率一般为300~3400HZ，若对其采样且使信号不失真，其最小的采样频率 应为多大？若采用8KHZ的采样频率，并采用8bit的PCM编码，则存储一秒钟的信号数据量有多大？
27、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管，为什么？
28、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。
29、数字滤波器的分类和结构特点。
30、DAC和ADC的实现各有哪些方法？
31、描述CMOS电路中闩锁效应产生的过程及最后的结果？
32、什么叫做OTP片、掩膜片，两者的区别何在？
33、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？
34、请描述一下国内的工艺现状。
35、请简述一下设计后端的整个流程？
36、有否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？
37、半导体工艺中，掺杂有哪几种方式？
38、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？
39、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？
40、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？
汉王笔试
1、下面是一些基本的数字电路知识问题，请简要回答之。 a) 什么是Setup 和Holdup时间？
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触 发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿 （如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。 如果holdtime不够，数据同样不能被打入触发器。 b) 什么是竞争与冒险现象？怎样判断？如何消除？
c) 请画出用D触发器实现2倍分频的逻辑电路？
d) 什么是\"线与\"逻辑，要实现它，在硬件特性上有什么具体要求？
e) 什么是同步逻辑和异步逻辑？
f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。
g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
2、可编程逻辑器件在现代电子设计中越来越重要，请问： a) 你所知道的可编程逻辑器件有哪些？
b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
3、设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包 括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
飞利浦－大唐笔试归来
1、用逻辑们和cmos电路实现ab+cd
2、用一个二选一mux和一个inv实现异或
3、给了reg的setup,hold时间，求中间组合逻辑的delay范围。 4.如何解决亚稳态
5.用verilog/vhdl写一个fifo控制器
6.用verilog/vddl检测stream中的特定字符串
信威dsp软件面试题
1)DSP和通用处理器在结构上有什么不同，请简要画出你熟悉的一种DSP结构图 2)说说定点DSP和浮点DSP的定义（或者说出他们的区别） 3）说说你对循环寻址和位反序寻址的理解
4）请写出【－8，7】的二进制补码，和二进制偏置码。用Q15表示出0.5和－0.5
扬智电子笔试
第一题：用mos管搭出一个二输入与非门。
第二题：集成电路前段设计流程，写出相关的工具。 第三题：名词IRQ,BIOS,USB,VHDL,SDR 第四题：unix 命令cp -r, rm,uname 第五题：用波形表示D触发器的功能 第六题：写异步D触发器的verilog module 第七题：What is PC Chipset? 第八题：用传输门和倒向器搭一个边沿触发器
第九题：画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。
华为面试题 研发(硬件) 全都是几本模电数电信号单片机题目 1.用与非门等设计全加法器 2.给出两个门电路让你分析异同 3.名词:sram,ram,sdram 4.信号与系统:在时域与频域关系
5.信号与系统:和4题差不多
6.晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....) 7.串行通信与同步通信异同,特点,比较
8.RS232c高电平脉冲对应的TTL逻辑是?(负逻辑?) 9.延时问题,判错
10.史密斯特电路,求回差电压
11.VCO是什么,什么参数(压控振荡器?) 12.用D触发器做个二分颦的电路.又问什么是状态图 13.什么耐奎斯特定律,怎么由模拟信号转为数字信号
14.用D触发器做个4进制的计数 15.那种排序方法最快? 16.时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延 迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。
研发（软件）用C语言写一个递归算法求N！； 给一个C的函数，关于字符串和数组，找出错误； 防火墙是怎么实现的？ 你对哪方面编程熟悉？
新太硬件面题
（1）d触发器和d锁存器的区别
（2）有源滤波器和无源滤波器的原理及区别 （3）sram，falsh memory，及dram的区别？ （4）iir，fir滤波器的异同 （5）冒泡排序的原理
（6）操作系统的功能
（7）学过的计算机语言及开发的系统
（8）拉氏变换和傅立叶变换的表达式及联系。
电子类面试25题
1 什么是Setup 和Holdup时间？
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信 号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间， 见图1。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 图1 建立时间和保持时间示意图
2什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一 致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 3 用D触发器实现2倍分频的逻辑电路？ Verilog描述：
module divide2( clk , clk_o, reset);
input
clk , reset;
output
clk_o;
wire in; reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out
else
out
aign in = ~out;
aign clk_o = out;
endmodule 图形描述：
4 什么是\"线与\"逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不 用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。 5 什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接 口、所存器/缓冲器）。 7 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间
，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要
在输出端口加一上拉电阻接到5V或者12V。
8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？
PAL，PLD，CPLD，FPGA。
9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 module dff8(clk , reset, d, q); input
clk; input
reset; input [7:0] d; output [7:0] q; reg
[7:0] q; always @ (posedge clk or posedge reset)
if(reset)
q
else
q
13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Delay
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入 亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的 电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且 这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 15 用verilog/vhdl写一个fifo控制器包括空，满，半满信号。
16 用verilog/vddl检测stream中的特定字符串分状态用状态机写。 17 用mos管搭出一个二输入与非门。 18 集成电路前段设计流程，写出相关的工具。 19 名词IRQ,BIOS,USB,VHDL,SDR IRQ:
Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 20 unix 命令cp -r, rm,uname 21 用波形表示D触发器的功能 22 写异步D触发器的verilog module module dff8(clk , reset, d, q); input
clk; input
reset; input
d; output q; reg q; always @ (posedge clk or posedge reset)
if(reset)
q
else
q
控制器）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能 源管理）等的支持。其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。
除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的 8xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB 直接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。 24 用传输门和反向器搭一个边沿触发器
25 画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱
EE面试题
一、模拟电路设计
基础知识(笔试时候容易遇到的题目)
1.最基本的如三极管曲线特性(太低极了点)
2.基本放大电路（电压放大器，电流放大器，互导放大器和互阻放大器），种类，优 缺点，特别是广泛采用差分结构的原因
3.反馈之类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈），如： 负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线 性和非线性失真，有效地扩展放大器的通频带，自动调节作用）
4.频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法
5.锁相环电路组成，振荡器（比如用D触发器如何搭）
6.A/D电路组成、工作原理
如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。
太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公 式推导太罗索，除非面试出题的是个老学究。
IC设计的话需要熟悉的软件: Cadence, Synopsys, Avant，UNIX当然也要大概会操作。
实际工作所需要的一些技术知识(面试容易问到)
如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针 对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类 的词也别用太多了），这个东西各个人就不一样了，不好说什么了。
二、数字电路设计
当然必问Verilog/VHDL，如设计计数器；
逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优 点），全加器等等；
比如：设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数
1.画出fsm（有限状态机）；
2.用verilog编程，语法要符合fpga设计的要求；
系统方面：如果简历上还说做过cpu之类，就会问到诸如cpu如何工作，流水线之类的问题。
三、单片机、DSP、FPGA、嵌入式方面（从没碰过，就大概知道几个名字胡扯几句，欢迎拍砖，也欢迎牛人帮忙补充）
如单片机中断几个/类型，编中断程序注意什么问题；
DSP的结构（哈佛结构）；
嵌入式处理器类型(如ARM)，操作系统种类（Vxworks,ucos,winCE,linux），操作系统方面偏CS方向了，在CS篇里面讲了；
四、信号系统基础
拉氏变换与Z变换公式等类似东西，随便翻翻书把 如.h(n)=-a*h(n-1)+b*δ(n) a.求h(n)的z变换；
b.问该系统是否为稳定系统； c.写出FIR数字滤波器的差分方程； 以往各种笔试题举例：
利用4选1实现F(x,y,z)=xz+yz\' 用mos管搭出一个二输入与非门。 用传输门和倒向器搭一个边沿触发器 用运算放大器组成一个10倍的放大器微波电路的匹配电阻。
名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BI OS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散傅立叶 变换）或者是中文的，比如：a.量化误差
b.直方图
c.白平衡 共同的注意点
1.一般情况下，面试官主要根据你的简历提问，所以一定要对自己负责，把简历上的东 西搞明白；
2.个别招聘针对性特别强，就招目前他们确的方向的人，这种情况下，就要投其所好， 尽量介绍其所关心的东西。
3.其实技术面试并不难，但是由于很多东西都忘掉了，才觉得有些难。所以最好在面试 前把该看的书看看。
4.虽然说技术面试是实力的较量与体现，但是不可否认，由于不用面试官/公司所专领域 及爱好不同，也有面试也有很大的偶然性，需要冷静对待。不能因为被拒，就否认自己 或责骂公司。
5.面试时要take it easy，对越是自己钟情的公司越要这样。
Infineon笔试试题
1.画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转移特性。
2.画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。 3.给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的
rise/fall时间。
4.给出一个简单的由多个NOT,NAND,NOR组成的原理图根据输入波形画出各点波形。 5.给出多个mos管组成的电路求5个点的电压 6.给出单管DRAM的原理图(西电版《数字电子技术基础》（作者杨颂华、冯毛官）205页 图9－14b），问你有什么办法提高refresh time，总共有5个问题，记不起来了（降低温度，增大电容存储容量）
7.编一个简单的求n!的程序
8.sketch 连续正弦信号和连续矩形波(都有图)的傅立叶变换若干题目 1。集成电路设计前端流程及工具。 先介绍下IC开发流程：
1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT
VISUALHDL
MENTOR
RENIOR 图形输入:
composer(cadence);
viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具：
Verolog：
CADENCE
Verolig-XL
SYNOPSYS
VCS
MENTOR
Modle-sim
VHDL :
CADENCE
NC-vhdl
SYNOPSYS
VSS
MENTOR
Modle-sim 模拟电路仿真工具：
AVANTI HSpice pspice，spectre micro microwave:
eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行 再仿真。最终仿真结果生成的网表称为物理网表。 2。FPGA和ASIC的概念，他们的区别 答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。 与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设
计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
3。LATCH和DFF的概念和区别 4。用DFF实现二分频。
5。用VERILOG或VHDL写一段代码，实现消除一个glitch。
6。给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。 7。用VERILOG或VHDL写一段代码，实现10进制计数器。
8。给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入， 使得输出依赖于关键路径。
9。A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。 10． a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0
例如a： 0001100110110100100110
b：
0000000000100100000000
请画出state machine 11． 请用RTL描述上题state machine 12．为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？
1）INV
2）AND
3）OR
4）NAND
5）NOR
6）XOR() 答案：NAND 部分科广试题应聘IC版图设计engineer的部分试题：
1、画出Y=A*B+C的cmos电路图;
2、什么叫Latchup?
3、什么叫窄沟效应?
4、以interver为例,写出N阱CMOS的proce流程,并画出剖面图。
威盛最新考题
1.写出asic前期设计的流程和相应的工具
2.化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和 3.画出DFF的结构图,用verilog实现之
4.一个农夫发现围成正方形的围栏比长方形的节省4个木桩但是面积一样.羊的数目和正 方形围栏的桩子的个数一样但是小于36，问有多少羊 5画出可以检测10010串的状态图,并verilog实现之 6写出两个排序算法,问哪个好
东信笔试题
笔试：30分钟。
1．压控振荡器的英文缩写(VCO)。
2．动态随机存储器的英文缩写(DRAM)。
3．选择电阻时要考虑什么？
4．单片机上电后没有运转，首先要检查什么？
5．计算机的基本组成部分及其各自的作用。 6．怎样用D触发器、与或非门组成二分频电路？
南山之桥的笔试题
1.setup和holdup时间,区别.2.多时域设计中,如何处理信号跨时域
3.latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的 4.BLOCKING NONBLOCKING 赋值的区别 5.MOORE 与 MEELEY状态机的特征 6.IC设计中同步复位与 异步复位的区别 7.实现N位Johnson Counter,N=5 8.用FSM实现101101的序列检测模块 威盛VIA 2003.11.06 上海笔试试题 两个positions, ASIC and VLSI: VLSI：
1。解释setup和hold time violation，画图说明，并说明解决办法。 2。说说静态、动态时序模拟的优缺点。 3。用一种编程语言写n!的算法。
4。画出CMOS的图，画出tow-to-one mux gate。
5。说出你的最大弱点及改进方法。
6。说出你的理想。说出你想达到的目标。 题目是英文出的，要用英文回答。
ASIC: 1。一个四级的Mux,其中第二级信号为关键信号 如何改善timing 2.一个状态机的题目用verilog实现 不过这个状态机话的实在比较差很容易误解的 3.卡诺图写出逻辑表达使...4.用逻辑们画出D触发器
5.给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决 定最大时钟的因素同时给出表达式
6。c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt) 7 cache的主要部分什么的 8 Asic的design flow....补充：用逻辑门画D触发器
共五道题,大致如下: 1.图示从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.2.用perl或TCL/Tk实现一段字符串识别和比较的程序.(唉,都不懂) 3.画出一种CMOS的D锁存器的电路图和版图.4.解释setup time和hold time的定义和在时钟信号延迟时的变化.5.解释latch-up现象和Antenna effect和其预防措施.1。电流公式
2。平板电容公式(C=εS/4πkd)
